Rambus Mengumumkan PCIe 6.0: Memperkasakan Pusat Data Berprestasi Tinggi Generasi Seterusnya & Penyelesaian AI

Rambus baru sahaja diumumkan yang serba baharu Subsistem antara muka PCIe 6.0 yang akan datang ke pusat data generasi seterusnya dan penyelesaian AI.

Rambus Menyampaikan Subsistem Antara Muka PCIe 6.0 untuk Pusat Data Berprestasi Tinggi dan SoC AI

Siaran Akhbar: Rambus Inc. (NASDAQ: RMBS), penyedia cip dan silikon IP terulung yang menjadikan data lebih pantas dan selamat, hari ini mengumumkan ketersediaan Subsistem Antara Muka PCI Express® (PCIe®) 6.0 yang terdiri daripada PHY dan IP pengawal. Rambus PCIe Express 6.0 PHY juga menyokong versi terkini spesifikasi Compute Express Link (CXL), versi 3.0.

“Kemajuan pesat AI/ML dan beban kerja intensif data memacu evolusi berterusan seni bina pusat data yang memerlukan tahap prestasi yang lebih tinggi,” kata Scott Houghton, pengurus besar IP Antaramuka di Rambus. “Subsistem Antara Muka Rambus PCIe 6.0 menyokong keperluan prestasi pusat data generasi akan datang dengan kependaman, kuasa, kawasan dan keselamatan terbaik dalam kelasnya.”

Subsistem Antara Muka Rambus PCIe 6.0 menyampaikan kadar data sehingga 64 Gigatransfers sesaat (GT/s) dan telah dioptimumkan sepenuhnya untuk memenuhi keperluan seni bina pengkomputeran heterogen termaju. Dalam subsistem, pengawal PCIe menampilkan enjin Integriti dan Penyulitan Data (IDE) khusus untuk melindungi pautan PCIe dan data berharga yang dipindahkan ke atasnya. Di sisi PHY, sokongan penuh untuk CXL 3.0 tersedia untuk mendayakan penyelesaian peringkat cip untuk perkongsian memori koheren cache, pengembangan dan pengumpulan.

Lapisan PCI Express

  • Direka bentuk untuk PCI Express 6.0 (64 GT/s) terkini, 5.0 (32 GT/s), 4.0 (16 GT/s), 3.1/3.0 (8 GT/s) dan PIPE 6.x (8, 16, 32, 64 dan 128-bit) spesifikasi
  • Menyokong SerDes Architecture PIPE 10b/20b/40b/80b lebar
  • Menyokong PAIP asal 8b/16b/32b/64b/128b lebar
  • Mematuhi Spesifikasi PCI-SIG Single-Root I/O Virtualization (SR-IOV).
  • Menyokong berbilang saluran maya (VC) dalam mod FLIT dan bukan FLIT
  • Menyokong Konfigurasi Endpoint, Root-Port, Dual-mod, Switch port
  • Menyokong kelajuan PCIe 6.0 hingga PCIe 1.0
  • Menyokong Pembetulan Ralat Hadapan (FEC) – Algoritma ringan untuk kependaman rendah
  • Menyokong mod Kuasa Rendah L0p
  • Perlindungan pariti sehingga 4-bit untuk laluan data
  • Menyokong Clock Gating dan Power Gating
  • Ciri-ciri RAS termasuk menimpa pemasa LTSSM, mengatasi pemasa ACK/NAK/Replay/UpdateFC, akses antara muka PIPE yang tidak terurai, suntikan ralat pada laluan Rx dan Tx, status terperinci pemulihan dan banyak lagi, membolehkan penggunaan IP yang selamat dan boleh dipercayai dalam misi kritikal SoC

“PCIe ada di mana-mana di pusat data dan CXL akan menjadi semakin penting apabila syarikat mengejar kelajuan dan lebar jalur yang semakin meningkat untuk menyokong tahap prestasi yang lebih tinggi dalam aplikasi generasi akan datang,” kata Shane Rau, naib presiden penyelidikan, Semikonduktor Pengkomputeran IDC. “Apabila semakin banyak syarikat cip muncul untuk menyokong seni bina pusat data baharu, akses kepada penyelesaian IP antara muka berprestasi tinggi akan menjadi kunci untuk membolehkan ekosistem.”

Ciri utama Subsistem Antara Muka Rambus PCIe 6.0 termasuk:

  • Menyokong spesifikasi PCIe 6.0 termasuk kadar data 64 GT/s dan isyarat PAM4
  • Melaksanakan Pembetulan Ralat Hadapan (FEC) kependaman rendah untuk keteguhan pautan
  • Menyokong FLIT bersaiz tetap yang membolehkan kecekapan lebar jalur tinggi
  • Serasi ke belakang dengan PCIe 5.0, 4.0 dan 3.0/3.1

We would love to thank the writer of this article for this awesome web content

Rambus Mengumumkan PCIe 6.0: Memperkasakan Pusat Data Berprestasi Tinggi Generasi Seterusnya & Penyelesaian AI


Visit our social media profiles and other related pageshttps://paw6.info/related-pages/